2. Alat dan Bahan
[Kembali]
- Panel DL 2203C
- Panel DL 2203D
- Panel DL 2203S
-
Jumper
3. Rangkaian Simulasi
[Kembali]
4. Prinsip Kerja Rangkaian
[Kembali]
J-K Flip-Flop
Seperti yang diketahui bahwa J-K flip flop adalah pengembangan dari R-S Pada rangkaian J-K Flip-Flop kondisi terlarangnya hilang atau ditiadakan. Pada inputan R-S terdapat bulatan kecil yang menandakan bahwa inputan ini bersifat aktif low atau akan aktif saat berlogika 0. sesuai dengan kondisi yang telah dipilih bahwasannya input masukan pada R berlogika 0 dan S berogika 1, maka R-S Flip-Flop akan aktif karena R-S Flip-Flop bekerja pada aktif low dan mengakibatkan J dan K tidak aktif, maka apapun yang dilakukan pada input J dan K tidak akan mempengaruhi output dari rangkaian tersebut (secara otomatis bagian J-K tidak diperhatikan). Berdasakan inputannya tadi maka disini yang aktif itu adalah kaki reset, yang mana jika kaki reset aktif, maka akan menghasilkan output pada kaki Q berlogika 0 dan pada kaki Q’ berlogika 1. Dan hal ini sesuai dengan tabel kebenaran RS flip flop.
D Flip-Flop
Selanjutnya pada rangkaian sebelah kiri yang merupakan rangkaian D Flip-Flop, sesuai dengan kodisi dimana input B5= don’t care dan B6= clock, sehingga pada B5 ini kita misalkan berlogika 0, maka apabila berlogika 0 yang akan menghasilkan output 0 atau akan aktif low, Hal ini mengakibatkan D tidak aktif, apapun yang dilakukan pada input D tidak akan mempengaruhi rangakain atau outputnya.untuk keluaran dari reset adalah 0 dan 1 dan hal ini sudah sesuai dengan tabel kebenaran
5. Video Rangkaian
[Kembali]
1. Analisa pengaruh input terhadap output Q dan Q'
jawab :
kondisi 1: Switch B0 berlogika 0 dan B1 berlogika memiliki output JK Flip-Flop - Q=1, Q'=0 dan D flip-flop Q=0, Q = 1. Output ini dihasilkan karena switch B0 berlogika karena B0 dan B1 terhubung ke kaki RS Sehingga jika salah satu berlogiken 0. output Q dan Q' tidak berjalan
Kondisi 2: Sama seperti kondisi satu yang mana output Q dan Q' menjadi kebalikan dari kondisi I
Kondisi 3: Swith B0 dan B1 berlogika 0, sehingga disini mode terlarang yang akan menghasilkan output Q dan Q' berlogika 1 hal ini tidak boleh digunakan karena Seharusnya Q' berkebalikan dari output Q
kondisi 4: pada kondisi ini Swith B0 dan B1 berlogika 1 yang terhubung ke kaki SR masing Flip-flop. Sehingga rangkaian Flip-Flop akan berjalan sesuai tabel kebenaran pada JK flip-plop input j dan k berlogika 0 sehingga Output Q = 0 dan Q' =1, dan pada D Flip-flop. Output Q=1 Q'=0 Sedang input kaki D (B5) = 0, Output Q tidak 0 karena kaki clock disambung dengan logika pada Kondisi sebelumnya sehingga tidak ada perubahan.
kondisi 5 : kaki J=0, k = 1 dan kaki clock terhubung ke clock generator, mengikuti tabel kebenaran maka Output Q = 1, Q'=0. dan pada D Flip-Flop Q=1 dan Q'=0 Sudah sesuai pada input D=1, karena B6 atan kaki clock sudah disambung ke clock.
Kondisi 6: pada Jk Flip-plop input J dan K kebalikan dari kondisi 5 Sehingga outnya pun berkebalikan lalu pada D Flip-flop menghasilkan output yang sama (Hold)
Kondisi 7 : pada kondisi ini JK Flip-Flop, pada B0 dan B1 berlogika 1 dan input kaki J dan K berlogika 1, lalu kaki clock terhubung he clock generator, Sesuai tabel kebenaran pada kondisi ini outputnya berubah-ubah sesuai pada rising clock, output berubah-ubah disebut toogle. Sedangkan pada D flip-flop tÃdak dihubungkan sehingga tidak memiliki output.
Video simulasi klik disini
HTML klik disini
Datasheet Switch klik disini
Datasheet IC 7474 klik disini
Datasheet IC 74LS112 klik disini
